台積電昨(5)日宣布與飛利浦、意法半導體策略聯盟，三方將統合0奈米(ns)金氧(CMOS)製程，並共同發展 65 奈米及更新世代製程技術，其中90 奈米製程下半年分別於法國 Crolles 及台積電 Fab12A 試產。 台積電這項技術結盟案，將衝擊聯電在新世代通訊訂單的布局，特別是意法原為聯電大客戶。對此，意法研發副總經理湯普森(Mike Thompson) 表示，「意法的合作對象本來就很多，與聯電關係沒影響」。 台積電副總執行長曾繁城表示，這項合作計畫將於台積電 12 吋廠及法國 Crolles12 吋生產線試產，未來主要產品可望由台積電代工，三方高階製程模組、設備將規格化，並分享矽智財(IP) 以提升生產效益。 台積電昨天在台灣及法國同步召開記者會，宣布上述合作案，其中台灣記者會由曾繁城主持，而法國部分，則由台積電研發副總經理蔣尚義，及飛利浦半導體首席技術長Theo Claasen共同召開。 台積電邏輯技術處協理孫元成表示，90 及 65 奈米製程合作案將結合台積電 R&D 中心、飛利浦實驗室部門、IMEC、CEA/LETI及法國電訊研發中心成國，以加速 90 奈米製程技術的開發及量產時程，預計 65 奈米的產出時程，比 90 奈米晚兩年。 事實上，台積電晶圓三廠及意法在法國 Crolles 的晶圓廠試產線，分別於去年第四季成功以 90 奈米製程產出測試晶片，包含嵌入式靜態隨機存取記憶體 (embedded SRAM)，其密度為每平方毫米 735k 位元，為世界上最高密度的 SRAM。 飛利浦首席副技術長潘寧 (Rene Penning de Vries)說，此合作案的最大效益就是「 Time to Market 」，集合三方力量降低高階製程及 12 吋晶圓的進入障礙，未來合作產品以嵌入式記憶體、系統單晶片(SOC)為主。 與目前0.13微米製程相比較，使用90奈米製程技術能夠顯著提高元件在速度、耗功率、整合性及密度的優勢，其製造出的電晶體面積，也僅為0.13微米的一半。